关键路径是指设计中从输入到输出经过的延时最长的逻辑路径。优化关键路径是一种提高设计工作速度的有效方法。从输入到输出的延时取决于信号所经过的延时最大路径，而与其他延时小的路径无关。在优化设计过程中关键路径法可以反复使用，直到不可能减少关键路径延时为止。EDA工具中综合器及设计分析器通常都提供关键路径的信息以便设计者改进设计、提高速度。
算法分析：
1. 求关键路径必须在拓扑排序的前提下进行，有环图不能求关键路径。
2. 只有缩短关键活动的工期才有可能缩短工期。
3. 若一个关键活动不在所有的关键路径上，减少它并不能减少工期。
4. 只有在不改变关键路径的前提下，缩短关键活动才能缩短整个工期。